「400G」「800G」「1.6T」「3.2T」是光通訊模組的總資料速率——一個模組整體能搬運多少資料，不是單一光波、也不是單一 lane 的速率。AI 訓練集群的規模成長讓這些數字成為產業熱詞：一個大型 GPU 集群有數萬顆加速器，它們之間要交換梯度與參數（all-reduce 等集合通訊），東西向流量遠超過傳統資料中心的南北向流量，網路頻寬成為 GPU 利用率的瓶頸，這些數字也直接決定整個 AI 集群的網路成本與功耗預算。
本文回答一個問題：400G、800G、1.6T 與 3.2T 到底代表什麼？ 答案：一個公式（總速率 = per-lane 速率 × lane 數）加兩條演進軸（per-lane 速率、lane 數）；每一代都是這兩軸的不同組合，而瓶頸正從光學轉向電氣。
（模組內部架構見〈光通訊模組架構分析〉，雷射分類見〈光通訊雷射分類〉。）
1. 一個公式：總速率 = per-lane 速率 × lane 數
所有光模組的總速率都可以用一個公式寫出：
總速率 = per-lane 速率 × lane 數
例如 800G = 8 lane × 100G per lane；1.6T = 8 lane × 200G。G 是 Gbit/s，T 是 Tbit/s（1.6T = 1600G、3.2T = 3200G——T 只是單位換算，演進邏輯與 G 相同）。
學會這個公式就能「讀」產品名稱：800G DR8 = 總速率 800G、DR 變體（500 m）、8 lane（每 lane 100G）；1.6T DR8 = 8 lane × 200G；100G SR4 = 4 lane × 25G @850 nm 多模 100 m。同一個「800G」可以是 8×100G 也可以是 16×50G——lane 配置不同，成本與功耗也不同。
圖 1｜兩條演進軸：per-lane 速率與 lane 數。點圖可看原尺寸。
演進有兩個獨立軸：per-lane 速率（25G → 50G → 100G → 200G → 400G）與 lane 數（4 → 8 → 16）。兩軸獨立讓產業有彈性：per-lane 推不上去就加 lane 數，封裝 pin 數受限就降 per-lane 速率——這也是同一總速率有多種配置的根本原因。演進節奏大約每 2–3 年一代：400G（2017）→ 800G（2024）→ 1.6T（標準化中）。
2. 四代標準：400G 到 3.2T
| 世代 | 標準 | 典型配置 | 符元率（PAM4） | SerDes 世代 |
|---|---|---|---|---|
| 100G | 802.3bm (2014) | 4 × 25G | 26.5625 GBd | — |
| 400G | 802.3bs (2017) | 8 × 50G / 4 × 100G | 53.125 / 106.25 GBd | 56G / 112G |
| 800G | 802.3df (2024) | 8 × 100G | 106.25 GBd | 112G |
| 1.6T | 802.3dj（標準化中） | 8 × 200G | 212.5 GBd | 224G |
| 3.2T | （產業方向） | 8 × 400G / 16 × 200G | 425 GBd | 448G |
400G（802.3bs，2017）是第一代 T 級標準——之前資料中心主力是 100G 模組（802.3bm，2014，4 × 25G）——也是第一代大規模使用 PAM4 的標準（100G per lane = 53.125 GBd PAM4），電氣介面 400GAUI-8（8 × 50G）；三種 lane 配置對應不同距離：400GBASE-DR4（4 lane × 100G PAM4 @1310 nm，單模 500 m）、400GBASE-FR8/LR8（8 波長 × 50G CWDM，2 km / 10 km）、400GBASE-SR16（16 lane × 25G @850 nm，多模 100 m）[1]。400G 出現時（2017）正好是超大型資料中心興起的時候——單一模組搬 400G 取代「4 個 100G 模組」，省了機架空間、功耗與成本，奠定了「單模組總速率翻倍」的演進節奏。400G 現在仍是儲存與一般運算後端網路的廣泛配置。
800G（802.3df，2024）是目前量產主力：800GBASE-DR8（8 lane × 100G PAM4 @1310 nm，500 m）與 DR8-2（2 km），另有 16 lane × 50G 的配置（DR8+ 系列），封裝用 QSFP-DD 或 OSFP[2]。100G per lane 對應 112G SerDes，雷射端以 EML 為主。在 AI 集群裡，800G 同時用於 scale-out（GPU 集群間、機房間）與 scale-up（加速器互連域內）；一顆 GPU 的網路介面頻寬每代翻倍（400G→800G→1.6T），光模組跟著走。
1.6T（802.3dj，標準化中）的核心是 200G per lane（212.5 GBd PAM4，對應 224G SerDes），電氣介面 1.6TAUI-8（8 × 200G）：1.6TBASE-DR8（8 lane × 200G @1310 nm，500 m）[1]。也可以做成 16 lane × 100G（沿用 112G SerDes，是過渡選項），但 8 × 200G 是主流方向——lane 數不變、per-lane 翻倍，對雷射與 DSP 的頻寬要求翻倍。
3.2T 目前沒有 IEEE 標準，是產業方向：8 lane × 400G（對應 448G SerDes，425 GBd PAM4）或 16 lane × 200G[1]。OIF 已舉辦 448Gbps Signaling for AI Workshop（2025）推動標準化[4]。3.2T 的封裝需要新 form factor（16 lane，或 pin 速率更高的 8 lane），仍在 MSA 討論中。兩條路徑（8×400G vs 16×200G）正在產業拉鋸：前者 pin 速率更高，後者電氣壓力較小但需要 16-lane 封裝與更多光纖。
3. 調製與距離：PAM4 和 DR/FR/LR/ZR
早期光通訊用 NRZ（Non-Return-to-Zero）：每個符元帶 1 bit。PAM4（4 級脈衝振幅調製）讓每個符元帶 2 bits——同樣的符元率，速率翻倍；25G per lane 之後 PAM4 成為主流[3]。
代價是訊號雜訊比（SNR）懲罰：PAM4 的 4 個電平間距比 NRZ 小，對雜訊敏感，需要更强的 FEC（前向誤碼校正）。PAM4 用灰碼（Gray code）映射，相鄰電平只差 1 bit，單 bit 誤碼不會變成多 bit 誤碼[3]。表中符元率比 per-lane 速率高約 6.25%（50G → 53.125 GBd）就是 FEC 開銷（1/0.9375 − 1 ≈ 6.25%）。電平再多（PAM6/PAM8）間距更小，SNR 懲罰與功耗上升更快——PAM4 是目前功率與速率的平衡點。PAM4 對雜訊敏感也解釋了為什麼 100G per lane 之後雷射端幾乎全是 EML（見雷射分類一文）；雷射消光比、TIA 線性度、DSP 的 FEC 能力都成為高速模組的關鍵規格。
同樣的「400G」可以是 500 m 也可以是 80 km——距離變體由后缀決定[1]。距離越長，調製與偵測越複雜：DR 用直接偵測，ZR 用 coherent 偵測：
| 變體 | 距離 | 方式 |
|---|---|---|
| DR | 500 m | 平行單波長（1310 nm），lane 數 = 光纖數 |
| FR | 2 km | CWDM 8 波長 |
| LR | 10 km | CWDM，更高功率 |
FR/LR 的 8 個 CWDM 波長分佈在 1295–1311 nm 附近，每波長承載一個 lane 的 50G。 | ZR | 80 km | 單波長 coherent（DP-16QAM） |
ZR 是特殊的：IEEE 的 802.3cw（400GBASE-ZR，單波長 coherent 80 km）專案 2024 年被取消，400G ZR / 800G ZR 改由產業 MSA 推動[1]。DR 變體每 lane 一條光纖（DR4 = 4 條、DR8 = 8 條），ZR 只用 1 條——光纖數直接影響布線成本，patch panel 的密度也隨總速率翻倍。ZR 的 DP-16QAM 每符元 4 bits，配合 coherent 偵測的相位與振幅解調。ZR 把 coherent 技術壓進可插拔模組，讓 DCI（資料中心互連）像接網路線一樣簡單——這是 coherent 從長途走向資料中心的關鍵一步。
4. 瓶頸：電氣，以及 CPO 替代路線
每翻一倍 per-lane 速率，SerDes（電氣介面）的功耗與頻寬要求都翻倍——電氣訊號從 ASIC 走幾公分 PCB 到模組，驅動電路耗電，損耗隨頻率上升。SerDes 世代（56G→112G→224G→448G）就是電氣產業的節奏，每一代都要新的 CMOS 製程節點支撐。pluggable 模組的功耗包含雷射、DSP 與 SerDes 驅動——800G 模組功耗通常超過 10 W，1.6T 會更高。3.2T 的瓶頸不在光學而在電氣：448G SerDes 的頻寬、損耗、功耗都接近目前 CMOS 的極限[4]。
CPO（Co-packaged Optics） 把光引擎（miniaturized 收發端：雷射 + 光偵測器 + 驅動電路）與交換 ASIC 封裝在同一個封裝裡，大幅縮短電氣路徑，省掉長 PCB 走線的 SerDes 功耗[5]。CPO 主要為 AI 加速器間的大規模資料搬運而開發；代價是可維護性——pluggable 壞了換模組（分鐘級），CPO 壞了要換整個封裝（含 ASIC，天級），這是資料中心運營的關鍵差異。所以 CPO 先在高功耗、高密集的 AI 交換晶片落地，一般資料中心短期仍以 pluggable 為主。長期看兩者並存：pluggable 勝在生態與可維護性，CPO 勝在功耗與密度[5]。
回到開頭的問題：400G、800G、1.6T 與 3.2T 是光模組的總速率，等於 per-lane 速率 × lane 數；演進沿兩條軸（per-lane 25G→400G、lane 數 4→16）推進，400G（2017）與 800G（2024）已標準化、800G 是量產主力，1.6T 標準化中，3.2T 是產業方向。適用條件：本文針對可插拔光模組的 Ethernet 標準。尚未解決的限制：per-lane 每翻倍，雷射、TIA、DSP、SerDes 的頻寬與功耗都翻倍，電氣端已接近 CMOS 極限——CPO 與 448G SerDes 的成熟度決定下一代的節奏。